1.2.3 时钟网络资源

业内大多数FPGA提供数字时钟网络资源或时钟管理模块，用于产生用户所需的稳定时钟信号，时钟管理模块主要由锁相环完成。锁相环能够提供精确的时钟综合，且能够减小抖动，并实现过滤功能。内嵌的数字时钟管理模块主要指延迟锁定环（Delay Locked Loop, DLL）、锁相环（Phase Locked Loop, PLL）、DSP等。现在，越来越丰富的内嵌功能单元使得单片FPGA成为系统级的设计工具，使其具备了软、硬件联合设计的能力，并逐步向SOC平台过渡。DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比的调整和移相等功能。Xilinx公司的FPGA芯片集成了DCM和DLL；Intel公司的FPGA芯片集成了PLL；Attice公司的新型FPGA芯片同时集成了PLL和DLL，可以通过IP核生成工具方便地进行管理和配置PLL和DLL。典型的DLL结构如图1-6所示。

图1-6 典型的DLL结构