2.2 VHDL语言基础

2.2.1 VHDL语言简介

学习HDL语言（包括VHDL和Verilog HDL）之前，首先需要明确每条HDL语句所适合的两种用途：仿真建模及逻辑综合。HDL语言的一个重要应用是建立精确的电路仿真模型。例如，可以通过HDL语言来精确描述晶体管的输入输出信号关系，进而仿真诸如RISC_CPU等复杂的微处理器芯片。这类HDL语句只能进行仿真建模，不能综合成具体的逻辑电路。HDL语言的另一个应用就是逻辑综合，即直接用HDL语句描述具体逻辑电路，且这类语句也可以直接综合成逻辑门、存储器、加减法器等具体的电路。当然，大部分可以进行逻辑综合的HDL语句也可以应用于电路的仿真建模。

1983年，美国国防部资助开发VHDL硬件描述语言的最初目的是方便各厂家交流甚高速集成电路设计，后来该语言得到了计算机业界的广泛支持而迅速发展，并得到广泛应用。1985年，VHDL语言的7.2版发布。1987年5月，VHDL语言7.2版结束了修正，并发布了语言参考手册。1987年7月，IEEE将修正后的VHDL语言作为标准。1988年至1992年，VHDL根据用户的建议进行了少量修改并于1993年通过。因此，VHDL语言有1987版和1993版两个版本，不过两种版本差别不大，1993版与1987版兼容，且在1987版的基础上稍有补充。

VHDL语言是一个成熟完整的硬件语言体系，掌握所有的语句并不是一件容易的事情。但是，与C、VC++等语言相比，VHDL语言相对简单得多。更重要的是，在进行具体工程设计时，最常使用的VHDL语句只有几十种而已。这种现象可以套用著名的“二八原则”来解释，在VHDL语言中，最常用的语句不足所有语句的20%。接下来我们就介绍这些使用最为频繁、最为常用的，用于逻辑综合的VHDL语句。本书工程实例中所使用的仿真语句很少，相关仿真语句将在具体的仿真实例中进行介绍。